mboost-dp1

Intel

Gennemgang af Nehalem

- Via Ars Technica - , redigeret af Net_Srak

Intels næste processorgeneration går under kodenavnet Nehalem og skal erstatte de nuværende Intel-processorer, der har kodenavnet Penryn.

Med Nehalem introducerer Intel en række nye teknologier, hvor nogle dog er set før, bl.a. hos konkurrenterne. Ars Technica har lavet en gennemgang af de nye teknologier, og hvad de vil betyde for brugeren.

To nye teknologier i Nehalem kender vi allerede fra AMD, nemlig QuickPath Interconnect (QPI), der kan sammenlignes med AMD’s HyperTransport og en integreret memory-controller.

En anden “ny” teknologi er genindførelsen af Hyperthreading, nu kaldet simultaneous multithreading (SMT), hvilket gør en kerne i stand til at arbejde på to tråde af gangen.





Gå til bund
Gravatar #1 - erchni
9. apr. 2008 12:03
Det lyder til et rimeligt boost i performance, der er i vente, i forhold til den nuværende serie. Hyperthreading gav en del til pensium 4. Så vil det nok også give et over all system performence boost, at få memmory controleren intereret. Selv om det efter hånden virker som om at hukommelse hastighederne, som vi har nu til dags, sjældent er den begrænsende factor i performance for cpu eller andre komponenter. Men det skader helt sikkert ikke. Det vil måske få prisen på bundkort lidt ned, så er der vel ikke brug for helt så kraftig en chip på bundkortet, ville jeg formode.
Gravatar #2 - gzz
9. apr. 2008 12:17
Nogen der ved hvornår Intel forventer at smide den på marked ?
Gravatar #3 - zynx
9. apr. 2008 12:29
Vist 4 kvartal 08 så hvermands eje bliver engang til næste år!
Gravatar #4 - runeks
9. apr. 2008 13:48
Selv om det efter hånden virker som om at hukommelse hastighederne, som vi har nu til dags, sjældent er den begrænsende factor i performance for cpu eller andre komponenter.

Nu skal data jo flyttes fra RAMen til CPUens cache før CPUen kan arbejde på det, så jeg vil da mene at RAMens hastighed altid vil være en begrænsende faktor indtil computerens RAM bliver interegreret i CPUen så det reelt set bliver den cache.
Gravatar #5 - stone
9. apr. 2008 15:20
1 skrev:
Hyperthreading gav en del til pensium 4

hvis du med "en del" mener lavere performance i nogle tilfaelde, og op til 15procent forbedring i andre- ja, saa gav det vel en del. grunden til at pentium4 overhovedet havde ht, var for at omgaa flaskehalsene i cpu designet.

/stone
Gravatar #6 - demetri
9. apr. 2008 15:50
Det er næsten surt at gå ud og købe en q9450 eller ligne, når der om et halvt års tid kommer såen en moster quadcore cpu der kommer til at give de forrige bøllebank..

/off topic:
nogle der ved hvor man kan få fat i e8400 lige pt ? :)
Gravatar #7 - arne_v
9. apr. 2008 16:45
#5

Enhver første års datamatiker studerende kan skrive noget kode der kan udnytte HT til 30% forbedring.

Langtfra alle apps kan udnytte HT. De samme apps kan heller ikke udnytte rigtig multi core.

De negative resultater der er set skyldtes at trådene har presset hinanden ud af cache som var shared.

Efter min bedste overbevisning er betydningen af de negative resultater der er set blæst helt ud af proportioner.

Teknikken bruges også i andre CPU arkitekturer: Power, SPARC og Itanium.

grunden til at pentium4 overhovedet havde ht, var for at omgaa flaskehalsene i cpu designet


Det er vel nærmest en definition på teknologiske fremnskridt (workarounds for at omgå begrænsninger i den nuværende måde at gøre tingene på).
Gravatar #8 - jfs
9. apr. 2008 21:47
#1
Jeg har for nylig læst et sted (sorry, jeg kan ikke huske referencen) at moderne CPU'er gerne bruger over 100 cycles på at fylde en cachelinje fra RAM så, jo, adgang til RAM er dyrt.
Gravatar #9 - traxcore
10. apr. 2008 05:59
#1,5,7

Jeg synes også det er værd at nævne, da HT i sin tid blev introduceret gik vi fra en fysisk kerne til to logiske kerner, hvor vi med nehalem går fra 4 fysiske til otte logiske.

Så vidt jeg ved er der ganske mange ud i det ganske land som har svært nok ved bare at sætte deres nuværende quadcore i arbejde, så mon der bliver så meget at hente med det software vi har pt.
Gravatar #10 - runeks
10. apr. 2008 07:42
#8: Nu ved jeg ikke helt hvor meget en "cachelinje" er, men ved da at man skal bruge én CPU cycle på instruktionen der læser data ind i cachen fra RAM'en, og så vente yderligere én CPU cycle på at dette data ankommer til cachen (det skal man i hvert fald på MIPS CPUer, er ikke helt klar over om det også gælder x86).

Så i værste fald bruger man to CPU cycles på at hente 4 bytes data fra RAMen.
Gå til top

Opret dig som bruger i dag

Det er gratis, og du binder dig ikke til noget.

Når du er oprettet som bruger, får du adgang til en lang række af sidens andre muligheder, såsom at udforme siden efter eget ønske og deltage i diskussionerne.

Opret Bruger Login