mboost-dp1
No Thumbnail
Der er et-eller-andet galt med den tekst:
Uhhh Merom og Conroe bliver sweet at se i aktion!
Årsagen til at Cloverton forventes med lavere FSB en de Woodcrest processorer den består af, hænger sammen med varmeudviklingen.
Uhhh Merom og Conroe bliver sweet at se i aktion!
problemet er, at det skulle have vaeret en 1666mhz frontside bus, hvilket i forvejen ville vaere en flaskehals. og saa vaelger de at skaere den voldsomt ned, og forsoege at stoppe dualcore gennem den stakkels bus. det ligner en katastrofe paa papiret.
paa det sidste har jeg vaeret meget lidt imponeret over intels tekniske implementationer, hvor det i voldsom grad ser ud som om, at de ikke har vaeret forberedt, og med hiv og sving bare skal have nogle systemer op at koere.
/daniel
paa det sidste har jeg vaeret meget lidt imponeret over intels tekniske implementationer, hvor det i voldsom grad ser ud som om, at de ikke har vaeret forberedt, og med hiv og sving bare skal have nogle systemer op at koere.
/daniel
#2 Jep bedre :)
#4 HyperTransport (Lightning Data Transport) er noget AMD har stået i spidsen for at udvikle, Intel har fra starten ikke ville indgå på AMD's præmisser.
Yonah: 32bit notebook/barebone chip med 667 MHz FSB. Single-kerne og dual-kerne versioner hvor power-management og én 2MB cache deles imellem kernerne. Regnes for Intel's første "rigtige" dual-kerne CPU. Ude tidlig 2006.
Merom: 64bit notebook/barebone chip med 667-1066 MHz FSB. Dual-core (måske quadro) hvor power-management og én 2MB cache deles. Ude i efteråret 2006 sammen med Napa64 chipsættet.
Conroe: Desktops version af Merom, 667-1066 MHz FSB og 2x2MB cache. Måske den fremtidige Mac CPU. Kommer sent i 2006.
Woodcrest: Server chip version af Conroe, 1333MHz FSB og med FBD (Fully Buffered DIMM) som skulle tillade adgang til vanvittige mængder af RAM.
Cloverton: 2xWoodcrest i samme indpakning (Bemærk, FSB'en til hver CPU bliver så kun 533MHz)
*Startende ved Yonah dual generationen, vil samtlige processorer være baseret på 65nm processen og SSE3 vil være understøttet.
**Startende ved Merom generationen, vil Intel desuden inkludere features som LT(LaGrande Technology) som er hardware baseret sikkerhedsmekanismer, VT(Vanderpool Technology) hardware baseret virtuel maskine og CT(Clackamas Technology) som er nogle 64bit udvidelser.
***Ligeledes startende Merom generation, Intel skal have en redesignet SSE 1/2/3 implementation som skulle være mere effektiv ligesom MicroOps arkitekturen skal være forbedret (intelligens til at eliminere og omrokere instruktioner i pipelinen). 30% mere effektivt end nuværende (Dothan) design.
#4 HyperTransport (Lightning Data Transport) er noget AMD har stået i spidsen for at udvikle, Intel har fra starten ikke ville indgå på AMD's præmisser.
Yonah: 32bit notebook/barebone chip med 667 MHz FSB. Single-kerne og dual-kerne versioner hvor power-management og én 2MB cache deles imellem kernerne. Regnes for Intel's første "rigtige" dual-kerne CPU. Ude tidlig 2006.
Merom: 64bit notebook/barebone chip med 667-1066 MHz FSB. Dual-core (måske quadro) hvor power-management og én 2MB cache deles. Ude i efteråret 2006 sammen med Napa64 chipsættet.
Conroe: Desktops version af Merom, 667-1066 MHz FSB og 2x2MB cache. Måske den fremtidige Mac CPU. Kommer sent i 2006.
Woodcrest: Server chip version af Conroe, 1333MHz FSB og med FBD (Fully Buffered DIMM) som skulle tillade adgang til vanvittige mængder af RAM.
Cloverton: 2xWoodcrest i samme indpakning (Bemærk, FSB'en til hver CPU bliver så kun 533MHz)
*Startende ved Yonah dual generationen, vil samtlige processorer være baseret på 65nm processen og SSE3 vil være understøttet.
**Startende ved Merom generationen, vil Intel desuden inkludere features som LT(LaGrande Technology) som er hardware baseret sikkerhedsmekanismer, VT(Vanderpool Technology) hardware baseret virtuel maskine og CT(Clackamas Technology) som er nogle 64bit udvidelser.
***Ligeledes startende Merom generation, Intel skal have en redesignet SSE 1/2/3 implementation som skulle være mere effektiv ligesom MicroOps arkitekturen skal være forbedret (intelligens til at eliminere og omrokere instruktioner i pipelinen). 30% mere effektivt end nuværende (Dothan) design.
#6 mrmorris
Kunne forstå den højrøvede holdning, hvis de så udviklere noget smartere istedet for. Men det har de jo heller ikke gjort. Forkommer mig mere umodent.
http://en.wikipedia.org/wiki/Not_Invented_Here
HyperTransport (Lightning Data Transport) er noget AMD har stået i spidsen for at udvikle, Intel har fra starten ikke ville indgå på AMD's præmisser.
Kunne forstå den højrøvede holdning, hvis de så udviklere noget smartere istedet for. Men det har de jo heller ikke gjort. Forkommer mig mere umodent.
http://en.wikipedia.org/wiki/Not_Invented_Here
#4
Intel har nu været medlem af HypterTransport konsortiet, men det er ikke sjovt at være med, når man ikke kan være enevælde i konsortiet.
#9
Intel er selv i gang med at udvikle en high-speed seriel bus, kaldet CSI interconnect, som skal konkurrere med AMD's HyperTransport. CSI interconnect bussen skal bruge i deres Itanium og Xeon processor serier fra 2007, hvor det ventes at Intel vil gå over til embed memory controller, ligesom AMD har nu. Den første processor der kommer til at bruge bussen, bliver Itanium processoren med kode navnet Tukwila, og det ventes at den første Xeon processor der kommer til at bruge bussen bliver Whitefield.
Det vides endnu ikke om den nye CSI interconnect bus bliver en åben standard, ligesom AMD's HyperTransport. Men nu når det er Intel vi snakker om, skal man nok ikke regne med det.
Intel har nu været medlem af HypterTransport konsortiet, men det er ikke sjovt at være med, når man ikke kan være enevælde i konsortiet.
#9
Intel er selv i gang med at udvikle en high-speed seriel bus, kaldet CSI interconnect, som skal konkurrere med AMD's HyperTransport. CSI interconnect bussen skal bruge i deres Itanium og Xeon processor serier fra 2007, hvor det ventes at Intel vil gå over til embed memory controller, ligesom AMD har nu. Den første processor der kommer til at bruge bussen, bliver Itanium processoren med kode navnet Tukwila, og det ventes at den første Xeon processor der kommer til at bruge bussen bliver Whitefield.
Det vides endnu ikke om den nye CSI interconnect bus bliver en åben standard, ligesom AMD's HyperTransport. Men nu når det er Intel vi snakker om, skal man nok ikke regne med det.
#10 Dvs. Intel er begrænset af den forholdsvis ringe FSB (high-latency og smal båndbredde), indtil 2008. Det er jo lidt ris til egen røv, når man så ser på hvem der ellers er med i HyperTransport konsortiet (Cisco, Apple, Nvidia mm.).
Og det bringer et spørgsmål på banen. Hvorfor f..... valgte Apple mon Intel og ikke AMD, når nu deres fremtidige CPU (Intel's Conroe) ikke vil understøtte HyperTransport?
Hvis svaret er, at de troede de i mellemtiden kunne presse FSB'en op på 1600MHz (som tidligere roadmaps har vist), så tror jeg stadig en K9 vil banke hvad Intel kommer med de næste par år!
Og det bringer et spørgsmål på banen. Hvorfor f..... valgte Apple mon Intel og ikke AMD, når nu deres fremtidige CPU (Intel's Conroe) ikke vil understøtte HyperTransport?
Hvis svaret er, at de troede de i mellemtiden kunne presse FSB'en op på 1600MHz (som tidligere roadmaps har vist), så tror jeg stadig en K9 vil banke hvad Intel kommer med de næste par år!
Jeg forstår ikke hvad folk vil med endnu kraftigere processorer! Jeg har en 3 Ghz. Pentium 4 og den varmer mit værelse op til 30 grader celcius.
#13
Plejer logik ikke at være grundstenen i din tankegang? Med hurtigere processorer vil man kunne lave flere beregninger på kortere tid. Altså er processoren vigtig i videnskaben til emulering af diverse problemstillinger. Hjemmebrugeren vil nok højst sandsynligt bruge den til spil der kræver mere.
At du har gjort et ringe køb mht. processor begrunder da heller ikke, hvorfor vi ikke skulle kunne bruge bedre processorer.
Plejer logik ikke at være grundstenen i din tankegang? Med hurtigere processorer vil man kunne lave flere beregninger på kortere tid. Altså er processoren vigtig i videnskaben til emulering af diverse problemstillinger. Hjemmebrugeren vil nok højst sandsynligt bruge den til spil der kræver mere.
At du har gjort et ringe køb mht. processor begrunder da heller ikke, hvorfor vi ikke skulle kunne bruge bedre processorer.
#5
Hvis jeg har forstået Hypertransport rigtigt så er det en form for network-on-chip. Den understøtter simultane overførsler, hvor en fsb kun understøtter en overførsel af gangen. Du lader så fsb'en gå på tur imellem samtlige enheder, hvor du i ht's tilfælde kan lade flere (et begrænset antal, afhængig af hvilke og hvortil) enheder overføre af gangen, dvs. fsb vil teoretisk set give længere delays.
Hvis jeg har forstået Hypertransport rigtigt så er det en form for network-on-chip. Den understøtter simultane overførsler, hvor en fsb kun understøtter en overførsel af gangen. Du lader så fsb'en gå på tur imellem samtlige enheder, hvor du i ht's tilfælde kan lade flere (et begrænset antal, afhængig af hvilke og hvortil) enheder overføre af gangen, dvs. fsb vil teoretisk set give længere delays.
#18 drbravo
Uden at lyde som en Applehader, for det er jeg ikke. Tværtimod.
Men så mange maskiner sælger Apple da så absolut heller ikke?.
Dell måske. Men Apple?. Håber da en dag det bliver tilfældet, men pt tror jeg ikke de kan suge AMD flad... :)
Måske valgte Apple også ud fra forsyningssikkerhed, konkurrenceparametre og andre ting?
Uden at lyde som en Applehader, for det er jeg ikke. Tværtimod.
Men så mange maskiner sælger Apple da så absolut heller ikke?.
Dell måske. Men Apple?. Håber da en dag det bliver tilfældet, men pt tror jeg ikke de kan suge AMD flad... :)
#19
Edit:
Læste dit indlæg og omskrev min post.
Du har ret, men stadig - forsyningsproblemer er altid godt at undgå..
Ikke for at sige onde ord om IBM men jeg tror nu intel eller AMD er mere forsyningssikker - nogen der ved hvor mange fabs IBM har? og hvor moderne de er?
Edit:
Læste dit indlæg og omskrev min post.
Du har ret, men stadig - forsyningsproblemer er altid godt at undgå..
Ikke for at sige onde ord om IBM men jeg tror nu intel eller AMD er mere forsyningssikker - nogen der ved hvor mange fabs IBM har? og hvor moderne de er?
#20
"nogen der ved hvor mange fabs IBM har? og hvor moderne de er?"
jft. Intel har de 4 stk 300mm wafer fabrikker nu, og 2 er ved at blive bygget. Derudover har de åbenbart nogle ældre fabrikker, som jeg ikke lige kan finde noget om.
Edit:
Fandt lige lidt mere her: The Inquirer.
Den bekræfter at de har 8 stk 200mm wafer fabrikker.
Så det må give alt i alt 12 fabrikker:
8x 200mm
4x 300mm
2x 300mm (på vej)
"nogen der ved hvor mange fabs IBM har? og hvor moderne de er?"
jft. Intel har de 4 stk 300mm wafer fabrikker nu, og 2 er ved at blive bygget. Derudover har de åbenbart nogle ældre fabrikker, som jeg ikke lige kan finde noget om.
Edit:
Fandt lige lidt mere her: The Inquirer.
Den bekræfter at de har 8 stk 200mm wafer fabrikker.
Så det må give alt i alt 12 fabrikker:
8x 200mm
4x 300mm
2x 300mm (på vej)
#20 Det er IBM's skyld at AMD bruger SOI og Strained Silicon i deres CPU'er, heldigvis samarbejder netop AMD og IBM omkring chip-teknologier:
http://www.eetimes.com/op/showArticle.jhtml?articl...
http://www.eetimes.com/op/showArticle.jhtml?articl...
"Woodcrest, forventes at have en 1333 MHz FSB, og Cloverton, som er en dobbelt Woodcrest, forventes at have en FSB på 1066 MHz."
HREM! Nu er disse baseret på den aldrende P4 bus som jo er quad-pumped. Så det er forkert at sige at de er 1333MHz og 1066MHz. Men derimod henholdsvis 1333MT/s eller 333MHz og 1066MT/s eller 266MHz.
#10 "Det vides endnu ikke om den nye CSI interconnect bus bliver en åben standard, ligesom AMD's HyperTransport."
Helt åben er den nu ikke. Man skal være medlem af HT konsortiummet for at kunne bruge den kommercielt.
HREM! Nu er disse baseret på den aldrende P4 bus som jo er quad-pumped. Så det er forkert at sige at de er 1333MHz og 1066MHz. Men derimod henholdsvis 1333MT/s eller 333MHz og 1066MT/s eller 266MHz.
#10 "Det vides endnu ikke om den nye CSI interconnect bus bliver en åben standard, ligesom AMD's HyperTransport."
Helt åben er den nu ikke. Man skal være medlem af HT konsortiummet for at kunne bruge den kommercielt.
#23 Hvem har tisset så meget på din sukkermad, at de sidste 8 indlæg skal stemples irrelevante?
Der er stadig væsentlig mere åbent end Rambus og så mange andre hardware standarder, for at AMD må bruge Intel's MMX kræver de f.eks. en licens.
...is a membership-based non-profit organization in charge of managing and promoting HyperTransport Technology. It has successfully managed the swift transition of HyperTransport technology from a proprietary technology to a widely adopted, royalty-free industry standard processor-to-processor and processor-to-I/O interconnect technology.
Så det er forkert at sige at de er 1333MHz og 1066MHz.Ifølge Intel's egne roadmaps, bruges MHz om den effektive båndbredde på trods af en quadpumped implementation. Samme princip bruger vi jo til DDR, som er doublepumped. Big deal...
Man skal være medlem af HT konsortiummet for at kunne bruge den kommercielt.
Der er stadig væsentlig mere åbent end Rambus og så mange andre hardware standarder, for at AMD må bruge Intel's MMX kræver de f.eks. en licens.
...is a membership-based non-profit organization in charge of managing and promoting HyperTransport Technology. It has successfully managed the swift transition of HyperTransport technology from a proprietary technology to a widely adopted, royalty-free industry standard processor-to-processor and processor-to-I/O interconnect technology.
#24 "Hvem har tisset så meget på din sukkermad, at de sidste 8 indlæg skal stemples irrelevante?"
De havde intet med emnet om Intels FSB at gøre.
"Ifølge Intel's egne roadmaps, bruges MHz om den effektive båndbredde på trods af en quadpumped implementation. Samme princip bruger vi jo til DDR, som er doublepumped. Big deal..."
Det ændre jo stadigt ikke noget ved at CPU'en ikke kan sende flere kommandoer end med 333MHz eller 266MHz. AMD kalder jo heller ikke deres "FSB" for 1600MHz eller 2000MHz vel?
Det er en forkert ting der er kommet ud af en PR-idiot.
De havde intet med emnet om Intels FSB at gøre.
"Ifølge Intel's egne roadmaps, bruges MHz om den effektive båndbredde på trods af en quadpumped implementation. Samme princip bruger vi jo til DDR, som er doublepumped. Big deal..."
Det ændre jo stadigt ikke noget ved at CPU'en ikke kan sende flere kommandoer end med 333MHz eller 266MHz. AMD kalder jo heller ikke deres "FSB" for 1600MHz eller 2000MHz vel?
Det er en forkert ting der er kommet ud af en PR-idiot.
Det er en forkert ting der er kommet ud af en PR-idiot.
Klart, roadmaps er jo ment til at hænge i Merlin og sælge Intel's produkter!
Er godt klar over at Rambus er de eneste der kører den rå klokhastighed, men når en quad-pumped 64bit FSB kører f.eks. 200MHz og derfor giver CPU'en adgang til FSB'en 4 gange på en clockcycle, lander vi stadig på den effektive båndbredde 6.4 GB/s - nøjagtig det samme som 800MHz 16bit Rambus. Det gør det heldigvis nemmere for forbrugerne at sammenligne FSB performance.
#28 "Klart, roadmaps er jo ment til at hænge i Merlin og sælge Intel's produkter!"
Nu har intel også PR-folk som kun har med firmaer at gøre. Men det var du tilsyneladende ikke klar over.
"... effektive båndbredde 6.4 GB/s - nøjagtig det samme som 800MHz 16bit Rambus."
800MHz 16bit er kun 1,6GB/s
Nu har intel også PR-folk som kun har med firmaer at gøre. Men det var du tilsyneladende ikke klar over.
"... effektive båndbredde 6.4 GB/s - nøjagtig det samme som 800MHz 16bit Rambus."
800MHz 16bit er kun 1,6GB/s
Opret dig som bruger i dag
Det er gratis, og du binder dig ikke til noget.
Når du er oprettet som bruger, får du adgang til en lang række af sidens andre muligheder, såsom at udforme siden efter eget ønske og deltage i diskussionerne.
- Forside
- ⟨
- Forum
- ⟨
- Nyheder
Gå til bund